Conception de processeurs, traitement du signal et électronique de haute précision. Étudiant à Sorbonne Université.
Cœur de traitement RISC complet avec bus interne 16 bits et six modules périphériques intégrés. Architecture basse consommation conçue pour le temps réel.
Accélérateur hardware à réponse impulsionnelle finie. Architecture parallèle pour traitement temps réel.
Contrôleur d'accès direct mémoire. Transferts automatiques entre périphériques et mémoire.
Gestionnaire d'interruptions matérielles. Arbitrage de priorité et routage vers le CPU Core.
Module de cadence système et interface SPI pour convertisseurs ADC.
Contrôleur I/O physiques memory-mappé sur le bus interne 16 bits.
Conception intégrale 'From Scratch' d'une architecture 16 bits personnelle synthétisée sur Artix-7. De l'ISA au pipeline 3 étages.
Outil Python traduisant du pseudo-code ASM en binaire. Génère ROM.vhdl et bitstream UART.
Classification MNIST via CNN from scratch NumPy puis PyTorch. Visualisation des gradients.